4 Minuter
I ett renrum vid University of Illinois Urbana-Champaign jagar ingenjörerna inte längre allt mindre transistorer. De bygger uppåt. Föreställ dig kiselplattor lager på lager som miniatyrstadskvarter, vertikala gatstråk av förbindelser istället för oändlig horisontell utbredning. Det är ett enkelt skifte med stora konsekvenser.
Under årtionden har halvledarindustrin fäst sin utveckling vid en idé: krymp transistorer och få plats med fler på en plan kiselplatta. Det fungerade spektakulärt väl i ungefär 60 år, men fysiken har blivit envis. Gatelängder och materialgränser pressas nu mot atomära skalor, och kvantfenomen går inte att avfärda. Varifrån kommer då nästa våg av beräkningsdensitet? Många tror att svaret är vertikalt.
Ett vertikalt språng för kiselchip
Forskare vid UIUC har publicerat en ny process som direkt staplar flera lager av enkristalliga kiselkretsar ovanpå varandra. Istället för att tillverka separata wafers och binda ihop dem, växer eller monteras varje funktionella kisellager på plats ovanpå föregående lager. Resultatet: betydligt tätare vertikala förbindelser, nanometerprecision i inriktningen och lager placerade mycket närmare varandra än vad dagens bondade tillvägagångssätt tillåter.
Det kan låta som inkrementell ingenjörskonst. Det är det inte. Kommersiella 3D-tekniker som används i dag, från minnen med hög bandbredd till AMD:s 3D V-Cache, bygger typiskt på att binda färdiga wafers tillsammans och använda genom-silikon-vias som vertikala vägar. Dessa vias är otympliga i jämförelse och inriktningsmarginalerna är snävare än vad tillverkarna skulle önska. UIUC:s teknik krymper dessa begränsningar genom att skapa inbyggda vertikala förbindelser samtidigt som de önskade elektriska egenskaperna hos enkristalligt kisel bevaras.
Utbyte är den avgörande faktorn för halvledartillverkning. I den här studien rapporterar teamet en produktionsavkastning mellan 98 och 100 procent när standard enkristalligt kisel används. Dessa siffror antyder att metoden kan skalas från labbet till produktionslinje utan katastrofal förlust. Den minskar också energi per beräkning genom att korta förbindelser och låta signaler färdas mer direkt mellan lager.
Temperatur har länge varit det stora problemet för staplad integration. Att bygga ytterligare aktiva lager ovanpå kisel riskerar att utsätta lägre lager för höga temperatursteg som skadar kretsar. UIUC-gruppen utformade ett termiskt vänligt arbetsflöde som håller processen inom säkra temperaturbudgetar samtidigt som de elektriska fördelarna med kristallint kisel bibehålls. Kombinationen—prestandan hos enkristalligt kisel med en lågtemperatur, lager-för-lager-process—är vad som gör tillvägagångssättet intressant.
Vad betyder detta för processorer och minne? Vänta dig flera praktiska fördelar. För det första kan vertikal förtätning förlänga Moores lag genom att packa fler transistorer i samma yta utan att pressa gate-dimensionerna mindre. För det andra minskar latens mellan lager och effektförbrukning eftersom signaler rör sig kortare sträckor. För det tredje får chippdesigner en ny frihetsgrad: fördela logik, minne och specialiserade acceleratorer i en vertikal stapel istället för att sträcka ut dem över ett plan.
Självklart är ingenjörskap en kedja av avvägningar. Termisk hantering, avkastning i stor skala och integration i befintliga fabriksekosystem återstår som hinder. Men denna studie, granskad och publicerad i Nature, för samtalet bortom teori. Den är en ritning som andra tillverkare och forskare kan testa och iterera på.
Om enkristalligt kisel kan staplas pålitligt och skonsamt kan vi ha hittat en praktisk väg till mer beräkningskraft utan att förlita oss på ständigt mindre transistorer.
Nästa steg är tydliga: reproducera resultaten i större fabriker, utsätta termiska gränser för hårda tester under verkliga arbetsbelastningar och anpassa designverktygskedjor för att tänka i tre dimensioner. Kapplöpningen för att pressa in mer prestanda i samma yta är långtifrån över. Den har bara fått en ny riktning: upp.
Källa: smarti
Lämna en kommentar